コマンドライン版NSL Coreでは、以下のオプションを使用することができます。
- -O,-O1 : 最適化レベル1（下記オプションが自動設定されます）
- -opt_sel
- -opt_reg
- -O2 : 最適化レベル2（下記オプションが自動設定されます）
- -gray
- -scond
- -opt_sel
- -opt_reg
- -opt_vhdl
- -verbose : 機能合成時に入出力制御信号や内部wire/regの未使用チェック、コンフリクトチェックを行う
- -sim : シミュレーションモード（同時入力時不定出力）
- -sync_res : 同期リセット生成
- -neg_res : 負論理リセットを使用する
- -neg_clk : クロックの立ち下がりエッジをトリガとする
- -und 0 : 非駆動信号を強制的に0にする。0の他、1,u,x,zが指定可能
- -psddly : Verilog HDLのassign文に仮想遅延を挿入
- -vasy : Alliance VHDL互換の VHDLを出力する
- -split : モジュール単位でファイルを出力
- -p : 端子名にプリフィックス付加
- -clock_name name : クロック信号名を name に変更
- -reset_name name : リセット信号名を name に変更
- -gray : ステートマシンのカウンタをグレイコードで構成
- -scond : レジスタ、端子への代入条件を独立ネット化
- -opt_sel : セレクタの代入をAND/ORに変更
- -opt_reg : レジスタの代入をAND/ORに変更
- -target ターゲットモジュール名 : シミュレーションメインルーチン内で使用するモジュール名を指定
- -verisim : Verilog HDLシミュレーションメインルーチンを生成
- -verisim2 : Verilog HDLコードとシミュレーションメインルーチンを生成
- -scsim : SystemCシミュレーションメインルーチンを生成
- -scsim2 : SystemCコードとシミュレーションメインルーチンを生成
- -test_bench モジュール名 : シミュレーションメインルーチンのモジュール名を指定
- -default_nettype タイプ名 : Verilog HDLの`default_nettypeディレクティブに与えるタイプ名を指定