NSLに関するFAQです。
-
NSLというものは、どのようなものでしょうか？
-
ハードウェア記述言語の一種で、従来使われているVerilog HDLやVHDLに比べて抽象度の高い記述が可能なため、少ない記述量で回路を記述することができます。また、ハードウェアエンジニアだけでなくソフトウェアエンジニアでも扱いやすいような言語仕様になっています。
-
NSL論理合成ツールが出力するVerilog HDLと VHDLコードの可読性はどの程度ありますか？
-
NSL合成エンジンNSL Coreは単なる言語変換ツールではなく論理合成と最適化処理を行うため、出力されたコードはRTLレベルで圧縮されたコードとなります。
このため読むことは可能ですが C言語から生成されたアセンブリ言語のようなものですので、読む必要はありません。
-
Verilog HDLやVHDLで設計した既存IPコアをNSLで使用することは可能でしょうか？
-
可能です。
既存のIPコアは、 “Interface”構文とともにポートマップを宣言することで子モジュールとして扱うことができます。
親モジュール側では、子モジュールを内部で実体化（インスタンシエーション）し、各々の配線を接続することで使用することが可能です。この方法を用いることで、FPGAのPLLやBlockRAM、CPUコアなどを使用することもできます。
-
NSLの言語仕様は、どのようなアプリケーションに対して優位性がありますか？
-
変更が頻繁にあるパイプラインを多用した設計アプリケーションに対して優位性があります。
-パイプライン設計
-ディジタル信号処理
-IPコア/IPライブラリのマネージメント
-キャッシュメモリやCAM(アドレス連想型メモリ)
-
標準ロジック回路などの初級レベルの回路を設計するには、どの程度の研修期間が必要ですか。
-
数時間のトレーニングで可能になります。
-Verilog HDLやVHDLで設計経験がある場合には、短時間で技術習得を行うことが可能です。
-NSLの言語仕様はC/C++言語やVerilog HDLに非常に似通っています。また構文も一読して動作が理解できるように言語策定が行われております。
-
設計規模では中規模クラスのSDRAMコントローラや16bit プロセッサなどの設計を行うには、どの程度の研修期間が必要ですか。
-
習熟度にもよりますが、Verilog HDLやVHDLですでに回路設計を行っている方なら、１０～２０時間程度で設計できるようになります。
-下記の記述方式と動作を理解することで、回路設計が行えるようになります。
-並列動作記述/直列動作記述
-ステートマシン記述/アービトレーション/階層設計
-親モジュールと子モジュール間のハンドシェーク
-
すでにVerilog HDL/VHDLのLSI開発/機能検証環境を所有しています。これらの環境をNSLの設計環境とともに使用することはできますか？
-
既存環境をそのまま使用可能です。
NSL Core合成エンジンは、Verilog HDLやVHDLという標準的なRTL設計言語、またSystemC言語のソースコードを出力します。
そのため、お客様が所有するLSI開発/機能検証環境をそのまま利用できます。
-
既存のVerilog HDL/VHDLを用いた検証方法を習得するには、どの程度の時間が必要でしょうか？
-
特別な時間は必要ありません。
NSL Core合成エンジンは、RTLレベルのVerilog HDL/VHDLコードを生成しますから、従来の検証方法をそのまま使用できます。
-
NSLでは、 PLI (Verilog HDL)やFLI(VHDL)などのライブラリを使用することが可能ですか？
-
いいえ。そのような機能は用意していません。使用される場合には該当する言語ツールでテストベクタを作成してください。
-
すでにVerilog HDL/VHDLのLSI開発/機能検証環境を所有しています。これらの環境をNSL Core開発環境とともに使用することはできますか？
-
既存環境をそのまま使用可能です。NSL Coreを導入したから既存の開発環境がいらなくなるというものではなく、既存の環境をより効率よく使うためのツールだとお考えください。
NSL CoreはNSLからVerilog HDLやVHDLという標準的なRTL設計言語、またSystemC言語のソースコードを出力します。そのため、お客様が所有する LSI開発/機能検証環境をそのまま利用できます。
-
NSLでは、 PLI (Verilog HDL)やFLI(VHDL)などのライブラリを使用することが可能ですか？
-
いいえ。そのような機能は用意していません。使用される場合には該当する言語ツールでテストベクタを作成してください。